高速PCB设计指南全集(电子工程师必看)

2、 “高速化”趋势
将1999年中档PC的规格与五年前的相比较，它的中央处理机速度提高了大约一个数量级，而由CPU消耗的电流也提高了约一个数量级。当你将高速度和大电流结合一起，V=L（di/dt）关系式中的“di/dt”部份大幅地提高。事实上，电路板中半寸长的地线可能会感应起超过1伏特的电压於其上。对於转换器来说，地电位参考线会感应电压的话，可能导致运作停止。
为要达致这些更高的速度，IC在设计和制造上都采用深度次微米尺寸（例如0.35μm）。这虽然缩减了几何尺寸而得到快得多的性能，但也会令这些器件更容易招致锁上（latch-up）及由瞬变引起的损害。而且，这些器件也要求更紧逼的能源管理以符合愈来愈严格的允许电压范围。
现时的10／100Ethernet网络介面卡（NIC）就是良好的例子，原来的10Base－T芯片是大尺寸的CMOS器件，对於过电压损坏相对地是不那麽敏感的。然而，新型的芯片采用了0.35μm的线宽，对於锁上以及因瞬变而失效非常敏感—因电能引致和雷电引致的瞬变。
现代的服务器，具有SMP（对称多处理能力）的体系结构，以及CPU以500MHz或以上的频率来运作，就是能源分布挑战方面的好例子。你不可以简单地建造一个5V电源并把布线引到相应的总线。以500MHz上限达20A或30A的电流开关，它要求於每个使用点（point-of-use）实际上有独立的转换器，还加上一个更大的一级电压源对这些转换器的全部进行供电。
趋势要求具有热交换（hotswap）的能力，意味着你要能做到在现用系统里插入或除下电路板。这样做也是预告会有瞬变产生的。如此一来，无论插入的板抑或主板都必须有适当的保护作用。
无论小型化或高速化的趋势都有其独特的问题。例如，大电流能源分布对於小型、便携、手持式设备来说，就不是个大问题。而对於桌面电脑和服务器来说，延长的电池寿命也不会成为问题。不过，锁上和瞬变引致的损坏，在上述两方面都成为问题。

3、锁上和瞬变
对深度次微米IC从线宽的瞬变恶化了关於过电压状态的敏感性，意味着你要聪明一点，对这些器件进行保护，但同时又不要影响它们的性能。
在一个保护输入里，任何保护元件於正常运作下都必须呈现为一个高阻抗电路。它必须加载尽可能小的电容负荷，例如，假定它是对正常输入讯号加入小小效应的话。不过，在过电压的一瞬间，那同一个器件必须成为该瞬变电能的主要通路，将它从受保护器件的输入中引开。还有，保护器件的承受电压应该高於它保护的引脚上的最大允许电压。同理，它的箝位电压要足够低，以防止受保护器件的损坏，这是由於在瞬变情况下，输入上的电压会是保护器件的箝位电压。
以前，瞬变电压抑制（TVS）二极管在印刷电路板上有效地将瞬变箝位。传统的（TVS）二极管是固态PN结器件，低至5V的电压也工作得很好。它们有快速的响应时间，低的箝位电压，高的电流浪涌能力—全都是所希望的特性。不过，传统TVS二极管的问题是低於5V以下会抬起它的头。在这里，它们所采用的雪崩技术是个障碍。要在5V以下达致Stand-off电压，要采用高度的掺杂（在1018/cm-3或以上）。这反过来，又会引致更高的电容和漏电电流，两者都会损害高性能的。传统的TVS二极管具有电压相关的电容，随电压减少而增加。例如，在5V下，典型的ESD保护二极管会有400pF的结电容。我们可以想像一下，这样的电容性负载加於100Base－TEthernet发射器或接收器的输入节点，或加於通用串行总线（USB）输入，会有甚麽问题。而且，这些正正是最需要进行瞬变保护的那些电路类型。
低於5V电压的情况下，传统的TVS二极管并非真正的选项。但这也不是说你再无可选择的了。由加州伯克莱大学和Semtech公司（加州NewburyPark市）共同开发的一种新技术，提供了一直低至2.8V工作电压的瞬变和ESD保护。你可以在一系列的TVS器件中去选定一种，具有合适的电容，stand-off电压，和箝位电压来符合自己系统的要求。之後，还要考虑应把该器件放在板上的甚麽地方，如何给电路板布线等问题。
在保护通路中的寄生电感会引起高电压的过冲及令IC损坏。在快速上升时间瞬变的情况尤甚，例如ESD。由ESD感应起的瞬变，据IEC1000-4-2的定义，会在不到1纳秒（ns）内到达它的峰值。以走线电感20nH／寸来计算，4份1寸走线自10A脉冲会引起50V的过冲。
你必须考虑所有可能的感应通路，包括地线返回通路，在TVS和保护线路之间的通路，以及由连接器至TVS器件的通路。而且，TVS器件应该尽可能地靠近连接器放置，以便将瞬变耦合到靠近的其他走线。
一块10／100Ethernet板是需要进行瞬变保护的子系统。在Ethernet交换器和路由器中所用的器件是暴露在高能量，雷电感应瞬变之下的。而所用的深度次微米IC在设计上对过电压锁上又是极度敏感的。在典型系统里，每个端口所用的双绞线对介面由两个不同的讯号对所组成—一对用於发射器，另一对用於接收器。发射器输入通常是最容易受到损坏的，在一个线路对中会出现有差异的致命性放电，并且透过变压器以电容性地耦合到EthernetIC。
有一种情况是，讯号频率很高（100Mbit/s）而供电电压又低（典型是3.3V），保护器件必须有很低的容性负载，而其stand-off电压远低於5V。还有另一种情况，其中在保护通路中的寄生电感可以导致很大的电压过冲。为使效率提到最高，电路板的布线应该是，保护器和受保护线路之间的通路必须减至最低，而在RJ45连接器和保护器之间的通路长度也减至最低。

4、热交换／即插即用
愈来愈多的系统其设计是，在系统仍然加电期间，允许插板或插头随时插入和拔除。那些插板或插头会插入到或拔除自带有讯号，电源线和地线的插座，而且有很高机会产生瞬变。此外，该系统还能够动态地调整其电源，以适应突然增加或减少的电流负载。
蜂窝电话或其他可携电子设备会无心地带电期间插入到或拔除自充电的系统。这同样也会产生瞬变。在这里，除了瞬变保护之外，还需要有能源管理以适应突然增加或减少的电流负载。
USB介面的设计，是给桌面系统与周边设备之间，提高一种高速的串行介接能力。还有，UB介面有一根电压供电线，可用来给连接着的周边设备供电。如果没有负载插入到USB插座里，它就是个开路的插座。由人体静电对该插座感应的ESD脉冲放电，会导通至电路板上，并会轻易地损坏USB控制器。
你必须确保这种高速总线里，无论数据线抑或电源线都采取了保护。并且，尽管能源管理已被写入到USB的规格中，但ESD的保护却还没有。
TVS器件可以用来提供适当的ESD保护。元件的放置和通路的长度仍然是重要的设计问题。同样的排布指南应该仔细参详。务令TVS和受保护线之间的通路变短，并且务令TVS器件尽可能靠近端口连接器。
按照USB规格的需要，应该采用固体电路能源分发开关器进行能源管理。在PC主机中，它们提供短路电流保护和差错报告给控制器IC。在USB周边设备中，它们用来进行端口切换，差错报告和供电电压斜降控制。

5、 能源分配
如果将PC的电流量变化与10年前的相比，增幅之大实在令人惊诧。再加上时钟频率的大幅增加，使得PC和服务器处於极高的di/dt环境之下。例如，若L为2.5μH及C等於4×1500μF，在负载上的瞬变其数量级为200mV峰对峰值，恢复时间50微秒。使问题更复杂的还有令CPU进入睡眠之类的模式，然後迅速地唤醒起来，所产生的瞬变是每微秒20至30A的范围，因而变成为能源管理上的头痛问题。
从转换器观点来看，di/dt的值左右了对输出电容的选择，更特定地是电容的等效串联电阻（ESR）和等效串联电感（ESL）。低频运作的转换器需要用大的电容量来存储两个工作周期之间的电荷，这就要采用电解电容。这些电解电容虽然有很大的电容量，但随之而来也有大的ESR和ESL，两者都有违设计者心意的。此外，电解电容体积很大，不适合於表面安装技术和紧凑的封装。
有一种代替的办法可以降低ESR和ESL的值，简化生产过程，减少实际体积。方法是采用稍高频率的转换器，你就可以选择陶瓷电容来代替电解电容，并且得到上述的优点。同时，藉着采用多相转换器的方案，你更可将负载需求分担开来，每个转换器只需较少的输入电容，同时又能提供相同总量的电流能力。它的另一个优点是降低了输入纹波电流。在单相转换方案中，输入纹波电流等於输出的纹波电流之半。由此，对20A系统而言，其输入纹波电流是10A。但是，对於四相转换器方案，例如说，就会在这四个转换器中平分这种输出电流。现在每个供电为5A，而它们的输入纹波电流为2A。这就可以采用更小型，更便宜的输入电容器。
DellComputers公司（德州RoundRock市）替它的高速电脑和服务器系列开发了一种分立式，多相脉宽调制（PWM）控制器和反向DC-to-DC转换器。其设计是要符合Intel公司的高级PentiumCPU之紧迫电能／能源管理的要求。该电路自此已由Semtech公司应Dell的要求加以集成起来。采取了多相控制器和转换器的方案之後，你就要特别注意电路板的布线问题。高频下的大电流开关会影响地平面有电压的差异。
电路的大电流部份应该先行布线，你应该采用地平面（groundplate），或应该引入隔离或半隔离地平面区域，限制地电流进入特定区域。由输入电容器和高端及低端驱动器输出FET形成的回路包含了全部大电流，快速瞬变开关。连接上应宽即宽及应短则短，以减少回路电感。这样做就会降低电磁干扰（EMI），降低地注入的电流，并将源振铃减至最小以得到更可靠的门电路开关讯号。
在上述两个FET接合点与输出电感器之间的连接，应该是宽的径迹，同时尽可能地短。输出电容器应该尽可能靠近负载放置。快速瞬变负载电流是由这个电容器提供的，所以，连接线应该既宽且短，以便把电感和电阻减至最小。
控制器最好置於宁静地平面区域内，避免输入电容器和FET回路中的脉冲电流流入这个区域。高低端地电位参考引脚应该返回到极接近控制放大器封装的地那里。小讯号模拟地和数码地应该连接到其中一个输出电容器的地端。决不可以返回到在输入电容／FET回路内部的地。电流感测电阻回路应该保持尽可能的短。

6、 聪明地工作
虽然上面的例子说明了一些方法，可预知和避免混合讯号系统的某些陷阱，但这决不是巨细无遗的。每个系统都有其自己的挑战事项，而每个设计师都有其独特的障碍要跳越。无论对付的是更困难的保护，或更严格的能源管理，选择恰当的元件是首先进行的事情。在挑战转换器，转换器控制器和TVS保护器件方面，有很广泛的选择范围。把它们放置於电路板上的正确地方就会显出能源管理和保护方面有效与否的差别。深思熟虑的布线和地平面的配置则是第叁方面的关键问题。 用於低压电路的TVS
电压低於5V时，传统的PN结型TVS实际上完全不起作用。不过，有一种增强式穿通二极管（EPD），由加州柏克莱大学和Semtech公司研制出来。
和雪崩式TVS二极管传统的PN结构不同，这种EPD器件采用了更复杂的n+p+p-n+四层结构。它在p+和P-层采用轻掺杂，防止反向偏置的n+p+结会进入雪崩状态。
选择npn结构而不是pnp结构，是因为它有更高的电子迁移率和改进的箝位特性。藉着小心架构制造P-基区，结果得到的器件於2.8V至3.3V电压范围内，取得了出色的漏电，箝位和电容特性。

7、饱胃口极大的Pentium
Intel的PentiumⅡ规格里，要求在500ns内电流由5A增高至20A，转换率为每微秒30A。而SemteckSC1144多相PWM控制器的能力还胜於任务所要求的。它提供了对多达四个反向DC-to-DC转换器的控制，得到所需的速度和精度。内建的5位元DAC可让输出电压作编程输出，由1.8至2.05V按50mV增量进行，由20至3.5V按100mV增量进行。
这种多相技术产生了由90度相移分开的四个精确输出电压。然後，这四个经数码式相移的输出一起求和，以得到所需的输出电压和电流容量。
以每个转换器工作於2MHz来看，设计师可以采用陶瓷电容而非电解电容，并且得到体积小，可表面安装，以及更低的ESR和ESL的好处。

第三篇 信号隔离技术

信号隔离使数字或模拟信号在发送时不存在穿越发送和接收端之间屏障的电流连接。这允许发送和接收端外的地或基准电平之差值可以高达几千伏，并且防止了可能损害信号的不同地电位之间的环路电流。信号地的噪声可使信号受损。隔离可将信号分离到一个干净的信号子系统地。在另一种应用中，基准电平之间的电连接可产生一个对于操作人员或病人不安全的电流通路。信号的性质可以为电路设计人员指明系统可考虑的那些正确的IC。
第一类隔离器件依赖于无发送器和接收器来跨越隔离屏障。这种器件曾用于数字信号，但线性化问题迫使模拟信号隔离采用变压器，用调制载波使模拟信号跨越这个屏障。变压器怎么说总是难弄的，而且通常不可能制成IC，所以想出了用电容器电路来耦合调制信号以跨越屏障。作用在隔离屏障上的高转换率瞬态电压可做为单电容屏障器件的信号，所以已开发出双电容差分电路以使误差最小。现在电容屏障技术已应用在数字和模拟隔离器件中。

1、隔离串行数据流
隔离数字信号有很大选择范围。假若数据流是位串行的，则选择方案范围从简单光耦合器到隔离收发器IC。主要设计考虑包括：
•所需的数据速率
•系统隔离端的电源要求
•数据通道是否必须为双向
基于LED的光耦合器是用于隔离设计问题的第一种技术。现在有几件基于LED IC可用，其数据速率为10Mbps及以上。一个重要的设计考虑是LED光输出随时间减小。所以在早期必须为LED提供过量电流，以使随时间推移仍能提供足够的输出光强。因为在隔离端可能提供电很有限，所以需要提供过量电流是一个严重的问题。因为LED需要的驱动电流可以大于从简单逻辑输出级可获得的电流，所以往往需要特殊的驱动电路。
对于高速应用和在逻辑信号控制下使数据流反向转送的情况，可用Burr-Brown公司的ISO 150数字耦合器。图1示出ISO150的双向应用电路。通道1控制通道2的传送方向，并配置为从A端传送到B端。加到DIA引脚的信号确定信号的流向。送到B端的高电平把通道2的那一端置为接收模式。而加到通道2A端Mode引脚的低电平则把通道置成发送模式。方向信号的状态在隔离屏障的两边都有。此电路可工作在80MHz的数据率下。
位串行通信的第二种变形是正在发展中的差分总线系统装置。这些系统由RS-422、RS-485和CANbus标准描述。某些系统很幸运地具有公共地，而很多系统具有不同电位的结点。当两结点相隔一定距离时，情况就更是如此。Burr-Brown公司的ISO 422是设计成用于可有这些应用的集成全双工隔离收发器。此收发器可配制为半双工和全双工（见图2）。传输率可达2.5Mbps。此器件甚至还包含了环路（Loop-back）测试功能，所以每个结点都可执行自测试功能。在此模式期间，总线上的数据被忽略。

2、 隔离并行数据总线系统
并行数字数据总线的隔离将增加三个更主要的设计参量：
•总线的位宽度
•容许的偏移度
•时钟速度要求
用一排光耦合器可完成这种任务，但支持电路可能很庞杂。光耦合器之间的传播时间失配将导致数据偏移，从而引起在接收端的数据误差。为使这种问题减至最小，ISO508隔离数字耦合器（图3）支持在输入和输出端的双缓冲数据缓存。这种配置将以2MBps的速率传输数据。
ISO508有两种工作模式。当CONT引脚被置成低态时，在LE1信号的控制下，数据以同步模式被传送穿越屏障。在LE1高态时，数据从输入引脚传送到输入锁存。当LE1变低态时，数据字节开始传输穿越屏障。在此时间，输入引脚可用于下一代数据字节。在此模式下，可传送的数据率可达2MBps。
当CONT引脚被置成高态时，数据在器件内部20MHz时钟的控制下被跨越屏障发送。数据传输对外部锁存使能信号是异步的。数据以串行形式从输入锁存被选通到输出锁存。在一个字节传输完成后，整个字节移入输出锁存，输出锁存将对已传输的数据字节去偏移。对于完整的8位字节，传播延迟将小于1ms。

3、模拟信号隔离
在很多系统中，模拟信号必须隔离。模拟信号所考虑的电路参量完全不同于数字信号。模拟信号通常先要考虑：
•精度或线性度
•频率响应
•噪声考虑
电源要求，特别是对输入级，也应该关注隔离放大器的基本精度或线性度不能依靠相应的应用电路来改善，但这些电路可降低噪声和降低输入级电源要求。
Burr-Brown的ISO124使模拟隔离简化。输入信号被占空度调制并以数字方式发送跨过屏障。输出部分接收被调制的信号，把它变换回模拟电压并去掉调制/解调过程中固有的纹波成分。由于对输入信号的调制与解调，所以应遵循采样数据系统的一些限制。调制器工作在500kHz的基频上，所以高于250kHz Ngquist频率的输入信号在输出中呈现较低的频率分量。
尽管输出级去掉了输出信号中载波频率的大多数，但仍然有一定量的载波信号存在。图4示出了降低系统其余部分中高频噪声污染的组合滤波方法。电源滤波器能显著地降低从电源引脚窜入的噪声。输出滤波器是一个Q为I、3dB频率为50kHz的二极Sallen-key级。这使输出纹波降低5倍。
对隔离电压的另一问题是输入级所需的功率。输出级通常以机壳或地为基准，而输入通常浮动在另一个电位上。因此，输入级的电源也必须隔离。通常用一个单电源，而不是理想中使用的+15V和-15V电源。
图5示出在ISO124输入级的一个单电压电源结合使用1NA2132双差分放大器，可将摆幅提升到输入信号电平的全范围。唯一的要求是输入端电源电压保持大于9V，这是ISO124输入电压所需要的。
INA2132的下半部产生一个VS+电源的一半的输出电压。此电压用作INA2132另一半的REF引脚和ISO124的GND输入是伪地。INA2132的差分输入信号的摆幅可以高于或低于新参考电平。ISO124的输出与输入一样，将是完全双极性的。

4、隔离用的多功能IC
新的多功能数据采集IC使设计人员有机会在跨越隔离屏时完成多个任务。一个完整的数据采集器件可包含多路模拟开关，可编程增益仪表放大器、A/D转换器和一个或多个数字I/O通道。所有这些功能都是通过一个串行数据口进行控制的。Burr-Brown公司的ADS7870就是这样的一种器件。ADS7870与ISO150一起工作得很好，并示于图6。
在此应用中，ADS7870的每个可编程功能都置于主微处理器的控制之下，而该微处理器本身的控制是通过串行通信口写命令到寄存器来实现的。控制特性包括：
•多路器的选择
•4个差分通道或8个单端通道
•可编程仪表放大器的增益设置，1～20
•12位A/D转换的初始化
此器件的4条数字I/O线也是有用的，可被个别地规定为报告数字信号的状态或输出数字信号。这允许隔离某些支持功能，如通过同一ISO150扩展信号多路器的电平或错误标志读出。

结语
有很多器件可供设计人员选用，并使用在系统中地电位有很大差别的设计中。每一种器件都是针对独特系统要求而设计的。新器件性能集成的高水平使得跨越隔离屏障能实现从前做不到的更复杂的操作。


第四篇 高速数字系统的串音控制

内容：在高频电路中，串音可能是最难理解和预测的，但是，它可以被控制甚至被消除掉。
随着切换速度的加快，现代数字系统遇到了一系列难题，例如：信号反射、延迟衰落、串音、和电磁兼容失效等等。当集成电路的切换时间下降到5纳秒或4纳秒或更低时，印刷电路板本身的固有特性开始显现出来。不幸的是，这些特性是有害的，在设计过程中应该尽量设法避开。
在高频电路中，串音可能是最难理解和预测的，但是，它可以被控制甚至被消除掉。

1、 串音由何引起？
当信号沿着印刷电路板的布线传播时，其电磁波也沿着布线传播，从集成电路芯片一端传到线的另一端。在传播过程中，由於电磁感应，电磁波引起了瞬变的电压和电流。
电磁波包括随时间变化的电场和磁场。在印刷电路板中，实际上，电磁场并不限制在各种布线内，有相当一部分的电磁场能量存在於布线之外。所以，如果附近有其它线路，当信号沿一根导线传播时，其电场和磁场将会影响到其它线路。根据麦克斯韦尔方程，时变电及磁场会使邻近导产生电压和电流，因此，信号传播过程中伴随的电磁场将会使邻近线路产生信号，这样，就导致了串音。
在印刷电路板中，引起串音的线路通常称为“侵入者”。受串音干扰的线路通常称为“受害者”。在任何“受害者”中的串音信号都可被分为前向串音信号和後向串音信号，这两种信号部分地由於电容耦合和电感耦合引起。串音信号的数学描述是非常复杂的，但是，如同湖面上的高速快艇，前向和後向串音信号的某些量化特徵还是能被人们所理解。
高速快艇对水产生两种影响。首先，快艇在船头激起浪花，弧形的涟漪好像随着快艇一起前进；其次，当快艇行驶一段时间後，会在身後留下长长的水迹。
这很类似於信号通过“侵入者”时，“受害者”的反应。“受害者”中有两种串音信号：位於侵入信号之前的前向信号，像船头的水和涟漪；落後於侵入信号的後向信号，像船开远後仍在湖中的水迹。

2、前向串音的电容特性
前向串音表现为两种相互关联的特性：容性和感性。“侵入”信号前进时，在“受害者”中产生与之同相的电压信号，这个信号的速度与“侵入”信号相同，但又始终位於“侵入”信号之前。这意味着串音信号不会提前传播，而是和“侵入”信号同速并耦合入更多的能量。
由於“侵入”信号的变化引起串音信号，所以前向串音脉冲不是单极性的，而是具有正负两个极性。脉冲持续时间等於“侵入”信号的切换时间。
导线间的耦合电容决定了前向串音脉冲的幅值，而耦合电容是由许多因素决定的，例如印刷电路板的材料，几何尺寸，线路交叉位置等等。幅值和平行线路间的距离成比例：距离越长，串音脉冲就越大。然而，串音脉冲幅值有一个上限，因为“侵入”信号渐渐地失去了能量，而“受害者”又反过来耦合回“侵入者”。 前向串音的电感特性
当“侵入”信号传播时，它的时变磁场同样会产生串音：具有电感特性的前向串音。但是感性串音和容性串音明显不同：前向感性串音的极性和前向容性串音的极性相反。这因为在前进方向，串音的容性部分和感性部分在竞争，在相互抵消。实际上，当前向容性和感性串音相等时，就不存在前向串音。
在许多设备中，前向串音相当小，而後向串音成了主要问题，尤其对於长条形电路板，因为电容耦合增强了。但是，在没有仿真的前提下，实际无法知道感性和容性串音抵消到何种程度。
如果你测到了前向串音，你就可以根据其极性判别你的走线是容性耦合还是感性耦合。如果串音极性和“侵入”信号相同，容性耦合占主要地位，反之，感性耦合占主要地位。在印刷电路板中，通常是感性耦合更强些。
後向串音发生的物理理和前向串音相同：“侵入”信号的时变电场和磁场引起“受害者”中的感性和容性信号。但是这两者之间也有所不同。
最大的不同是後向串音信号的持续时间。因为前向串音和“侵入”信号的传播方向及速度相同，所以前向串音的持续时间和“侵入”信号等长。但是，後向串音和“侵入”信号反方向传播，它滞後於“侵入”信号，并引起一长串脉冲。
与前向串音不同，後向串音脉冲的幅值与线路长度无关，其脉冲持续期是“侵入”信号延迟时间的两倍。为什麽呢？假设你从信号出发点观察後向串音，当“侵入”信号远离出发点时，它仍在产生後向脉冲，直到另一个延迟信号出现。这样，後向串音脉冲的整个持续时间就是“侵入”信号延迟时间的两倍。

3、後向串音的反射
你可能不关心驱动芯片和接收芯片的串音干扰。然而，你为什麽要关心後向脉冲呢？因为驱动芯片一般是低阻输出，它反射的串音信号多於吸收的串音信号。当後向串音信号到达“受害者”的驱动芯片时，它会反射到接收芯片。因为驱动芯片的输出电阻一般低於导线本身，常常引起串音信号的反射。
与前向串音信号具有感性和容性两种特性不同，後向串音信号只有一个极性，所以後向串音信号就不能自我抵消。後向串音信号及其反射之後的串音信号的极性和“侵入”信号相同，其幅值是两部分之和。
切记，当你在“受害者”的接收端测到後向串音脉冲时，这个串音信号已经经过了“受害者”驱动芯片的反射。你可以观察到後向串音信号的极性和“侵入”信号相反。
在数字设计时，你常常关心一些量化指标，例如：不管串音是如何产生，何时产生，前向还是後向的，它的最大噪声容限为150mV。那麽，存在简单的能够精确衡量噪声的方法吗？简单的回答是“没有”，因为电磁场效应太复杂了，涉及到一系列方程，电路板的拓扑结构，芯片的模拟特性等等。

4、 串音消除
从实践观点出发，最重要的问题是如何去除串音。当串音会影响电路特性时，你该怎麽办？
你可以采取以下两种策略。一种方法是改变一个或多个影响耦合的几何参量，例如：线路长度、线路之间的距离、电路板的分层位置。另一种方法是利用终端，将单线改成多路耦合线。合理的设计，多线终端能够取消大部分串音。

5、 线路长度
很多设计者认为缩短线路长度是降低串音的关键。事实上，几乎所有电路设计软件都提供了最大并行线路的长度控制功能。不幸的是，仅改变几何数值，是很难降低串音的。
因为前向串音受耦合长度影响，所以当你缩短没有耦合关系的线路长度时，串音几乎没有减少。再者，如果耦合长度超过驱动芯片下降或上升时延，耦合长度和前向串音的线性关系会到达一个饱和值，这时，缩短已经很长的耦合线路对减少串音影响甚小。
一个合理的方法是扩大耦合线路间的距离。几乎在所有情况下，分离耦合线路能够大大降低串音干扰。实践证明，後向串音幅值大致和耦合线路间的距离的平方成反比，即：如果你将这个距离增加一倍，串音降低四分之叁。当後向串音占主要地位时，这个效果更加明显。

6、隔离难度
要增大耦合线路间的距离并不是很容易的。如果你的布线非常密，你必须花很多精力才能降低布线密度。如果你担心串音干扰，你可以增加一或二个隔离层。如果你必须扩大线路或网络间的距离，那麽你最好拥有一个便於操作的软件。线路宽度和厚度同样影响串音干扰，但是其影响远小於线路的距离因素。所以，一般很少调整这两个参量。
因为电路板的绝缘材料存在介电常数，也会产生线路间的耦合电容，所以降低介电常数也可减少串音干扰。这个效果并不很明显，特别是微带电路　　部分介电质已经是空气了。更重要的是，改变介电常数并不那麽容易，特别是在昂贵的设备中。一个变通的办法是采用较贵的材料，而不是FR-4。
介电质厚度，很大长度上影响了串音干扰。一般的，使布线层靠近电源层（Vcc或地），能够降低串音干扰。改善效果的精确数值需要通过仿真来确定。

7、分层因素
一些印刷电路板设计者仍然不注意分层方法，这在高速电路设计中是个重大失误。分层不但影响传输线的性能，例如：阻抗、延迟和耦合，而且电路工作易於失常，甚至改变。例如，通过减少5mil的介电质厚度来降低串音干扰，这是不可以的，虽然在成本和工艺上都能做到。
另外一个容易忽略的因素是层的选择。很多时候，前向串音是微带电路中的主要串音干扰。但是，如果设计合理，布线层位於两个电源层之间，这样就很好地平衡了容性耦合和感性耦合，具有较低幅值的後向串音便成为主要因素。所以，仿真时你必须注意，是哪种串音干扰占主要地位。
布线和芯片的位置关系对串音也有影响。因为後向串音到达接收芯片後反射到驱动芯片，所以驱动芯片的位置和性能是非常重要的。因为拓扑结构的复杂性，反射及其它因素，所以很难解释串音主要受谁影响。如果有多种拓扑结构供选择，最好通过仿真来确定哪种结构对串音影响最小。
一个可能减少串音的非几何因素是驱动芯片本身的技术指标。一般原则是，选择切换时间长的驱动芯片，以减少串音干扰（解决很多其它由於高速引起的问题也如此）。即使串音不严格地和切换时间成正比，降低切换时间仍然会产生重大影响。许多时候，你对驱动芯片技术无法选择，你只能改变几何参量来达到目的。 通过终端降低串音
众所周知，一根独立、无耦合传输线的终端连接匹配阻抗，它就不会产生反射。现在考虑一系列耦合的传输线，例如，叁根互相有串音的传输线，或一对耦合传输线。如果利用电路分析软件，可以导出一对矩阵，分别表示传输线本身和相互间的电容和电感。例如，叁根传输线可能有下列的C和L矩阵：
在这些矩阵中，对角线元素是传输线自身值，非对角线元素是传输线相互间的值。（注意它们是用每单位长度的pF和nH来表示的）。可以用精良的电磁场测试仪来确定这些值。
可以看出，每一组传输线也有一个特徵阻抗矩阵。在这个Z0矩阵中，对角线元素表示传输线对地线的阻抗值，非对角线元素是传输线耦合值。
对於一组传输线，与单根传输线类似，如果终端是与Z0匹配的阻抗阵，它的矩阵几乎是相同的。所需的阻抗不必是Z0中的值，只要组成的阻抗网络与Z0匹配就行。阻抗阵中不仅包括传输线对地的阻抗，而且包括传输线之间的阻抗。
这样的一个阻抗阵具有良好的性质。首先它可以阻止非耦合线中串音的反射。更重要的是，它可以消除已经形成的串音。

8、致命武器
可惜的是，这样一个终端是昂贵的，而且是不可能理想实现的，因为一些传输线之间的耦合阻抗太小了，会导致大电流流入驱动芯片。传输线和地之间的阻抗也不能太大以致於不能驱动芯片。如果存在这些问题，而你还打算利用这类终端，加几个交流耦合电容试试看。
尽管实现中存在一些困难，阻抗阵列终端仍是对付信号反射和串音的致命武器，特别对於恶劣情况。在其它环境下，它可能起作用，也可能不起作用，但仍不失为一种值得推荐的方法。

高速PCB设计指南之八  
Posted: 2006-2-27 17:58:49  
第一篇 掌握IC封装的特性以达到最佳EMI抑制性能

将去耦电容直接放在IC封装内可以有效控制EMI并提高信号的完整性，本文从IC内部封装入手，分析EMI的来源、IC封装在EMI控制中的作用，进而提出11个有效控制EMI的设计规则，包括封装选择、引脚结构考虑、输出驱动器以及去耦电容的设计方法等，有助于设计工程师在新的设计中选择最合适的集成电路芯片，以达到最佳EMI抑制的性能。 现有的系统级EMI控制技术包括：
（1） 电路封闭在一个Faraday盒中(注意包含电路的机械封装应该密封)来实现EMI屏蔽；
（2） 电路板或者系统的I/O端口上采取滤波和衰减技术来实现EMI控制；
（3） 现电路的电场和磁场的严格屏蔽，或者在电路板上采取适当的设计技术严格控制PCB走线和电路板层(自屏蔽)的电容和电感，从而改善EMI性能。
EMI控制通常需要结合运用上述的各项技术。一般来说，越接近EMI源，实现EMI控制所需的成本就越小。PCB上的集成电路芯片是EMI最主要的能量来源，因此如果能够深入了解集成电路芯片的内部特征，可以简化PCB和系统级设计中的EMI控制。
PCB板级和系统级的设计工程师通常认为，它们能够接触到的EMI来源就是PCB。显然，在PCB设计层面，确实可以做很多的工作来改善EMI。然而在考虑EMI控制时，设计工程师首先应该考虑IC芯片的选择。集成电路的某些特征如封装类型、偏置电压和芯片的工艺技术(例如CMOS、ECL、TTL)等都对电磁干扰有很大的影响。本文将着重讨论这些问题，并且探讨IC对EMI控制的影响。

1、EMI的来源
数字集成电路从逻辑高到逻辑低之间转换或者从逻辑低到逻辑高之间转换过程中，输出端产生的方波信号频率并不是导致EMI的唯一频率成分。该方波中包含频率范围宽广的正弦谐波分量，这些正弦谐波分量构成工程师所关心的EMI频率成分。最高EMI频率也称为EMI发射带宽，它是信号上升时间而不是信号频率的函数。计算EMI发射带宽的公式为：
F=0.35/Tr
其中：F是频率，单位是GHz；Tr是单位为ns(纳秒)的信号上升时间或者下降时间。
从上述公式中不难看出，如果电路的开关频率为50MHz，而采用的集成电路芯片的上升时间是1ns，那么该电路的最高EMI发射频率将达到350MHz，远远大于该电路的开关频率。而如果IC的上升时间为500ps，那么该电路的最高EMI发射频率将高达700MHz。众所周知，电路中的每一个电压值都对应一定的电流，同样每一个电流都存在对应的电压。当IC的输出在逻辑高到逻辑低或者逻辑低到逻辑高之间变换时，这些信号电压和信号电流就会产生电场和磁场，而这些电场和磁场的最高频率就是发射带宽。电场和磁场的强度以及对外辐射的百分比，不仅是信号上升时间的函数，同时也取决于对信号源到负载点之间信号通道上电容和电感的控制的好坏，在此，信号源位于PCB板的IC内部，而负载位于其它的IC内部，这些IC可能在PCB上，也可能不在该PCB上。为了有效地控制EMI，不仅需要关注IC芯片自身的电容和电感，同样需要重视PCB上存在的电容和电感。
当信号电压与信号回路之间的耦合不紧密时，电路的电容就会减小，因而对电场的抑制作用就会减弱，从而使EMI增大；电路中的电流也存在同样的情况，如果电流同返回路径之间耦合不佳，势必加大回路上的电感，从而增强了磁场，最终导致EMI增加。换句话说，对电场控制不佳通常也会导致磁场抑制不佳。用来控制电路板中电磁场的措施与用来抑制IC封装中电磁场的措施大体相似。正如同PCB设计的情况，IC封装设计将极大地影响EMI。
电路中相当一部分电磁辐射是由电源总线中的电压瞬变造成的。当IC的输出级发生跳变并驱动相连的PCB线为逻辑“高”时，IC芯片将从电源中吸纳电流，提供输出级所需的能量。对于IC不断转换所产生的超高频电流而言，电源总线始于PCB上的去耦网络，止于IC的输出级。如果输出级的信号上升时间为1.0ns，那么IC要在1.0ns这么短的时间内从电源上吸纳足够的电流来驱动PCB上的传输线。电源总线上电压的瞬变取决于电源总线路径上的电感、吸纳的电流以及电流的传输时间。电压的瞬变由下面的公式所定义：
V=Ldi/dt，
其中：L是电流传输路径上电感的值；di表示信号上升时间间隔内电流的变化；dt表示电流的传输时间(信号的上升时间)。
由于IC管脚以及内部电路都是电源总线的一部分，而且吸纳电流和输出信号的上升时间也在一定程度上取决于IC的工艺技术，因此选择合适的IC就可以在很大程度上控制上述公式中提到的所有三个要素。

2、IC封装在电磁干扰控制中的作用
IC封装通常包括：硅基芯片、一个小型的内部PCB以及焊盘。硅基芯片安装在小型的PCB上，通过绑定线实现硅基芯片与焊盘之间的连接，在某些封装中也可以实现直接连接。小型PCB实现硅基芯片上的信号和电源与IC封装上的对应管脚之间的连接，这样就实现了硅基芯片上信号和电源节点的对外延伸。贯穿该IC的电源和信号的传输路径包括：硅基芯片、与小型PCB之间的连线、PCB走线以及IC封装的输入和输出管脚。对电容和电感(对应于电场和磁场)控制的好坏在很大程度上取决于整个传输路径设计的好坏。某些设计特征将直接影响整个IC芯片封装的电容和电感。
首先看硅基芯片与内部小电路板之间的连接方式。许多的IC芯片都采用绑定线来实现硅基芯片与内部小电路板之间的连接，这是一种在硅基芯片与内部小电路板之间的极细的飞线。这种技术之所以应用广泛是因为硅基芯片和内部小电路板的热胀系数(CTE)相近。芯片本身是一种硅基器件，其热胀系数与典型的PCB材料(如环氧树脂)的热胀系数有很大的差别。如果硅基芯片的电气连接点直接安装在内部小PCB上的话，那么在一段相对较短的时间之后，IC封装内部温度的变化导致热胀冷缩，这种方式的连接就会因为断裂而失效。绑定线是一种适应这种特殊环境的引线方式，它可以承受大量的弯曲变形而不容易断裂。
采用绑定线的问题在于，每一个信号或者电源线的电流环路面积的增加将导致电感值升高。获得较低电感值的优良设计就是实现硅基芯片与内部PCB之间的直接连接，也就是说硅基芯片的连接点直接粘接在PCB的焊盘上。这就要求选择使用一种特殊的PCB板基材料，这种材料应该具有极低的CTE。而选择这种材料将导致IC芯片整体成本的增加，因而采用这种工艺技术的芯片并不常见，但是只要这种将硅基芯片与载体PCB直接连接的IC存在并且在设计方案中可行，那么采用这样的IC器件就是较好的选择。
一般来说，在IC封装设计中，降低电感并且增大信号与对应回路之间或者电源与地之间电容是选择集成电路芯片过程的首选考虑。举例来说，小间距的表面贴装与大间距的表面贴装工艺相比，应该优先考虑选择采用小间距的表面贴装工艺封装的IC芯片，而这两种类型的表面贴装工艺封装的IC芯片都优于过孔引线类型的封装。BGA封装的IC芯片同任何常用的封装类型相比具有最低的引线电感。从电容和电感控制的角度来看，小型的封装和更细的间距通常总是代表性能的提高。
引线结构设计的一个重要特征是管脚的分配。由于电感和电容值的大小都取决于信号或者是电源与返回路径之间的接近程度，因此要考虑足够多的返回路径。
电源和地管脚应该成对分配，每一个电源管脚都应该有对应的地管脚相邻分布，而且在这种引线结构中应该分配多个电源和地管脚对。这两方面的特征都将极大地降低电源和地之间的环路电感，有助于减少电源总线上的电压瞬变，从而降低EMI。由于习惯上的原因，现在市场上的许多IC芯片并没有完全遵循上述设计规则，然而IC设计和生产厂商都深刻理解这种设计方法的优点，因而在新的IC芯片设计和发布时IC厂商更关注电源的连接。
理想情况下，要为每一个信号管脚都分配一个相邻的信号返回管脚(如地管脚)。实际情况并非如此，即使思想最前卫的IC厂商也没有如此分配IC芯片的管脚，而是采用其它折衷方法。在BGA封装中，一种行之有效的设计方法是在每组八个信号管脚的中心设置一个信号的返回管脚，在这种管脚排列方式下，每一个信号与信号返回路径之间仅相差一个管脚的距离。而对于四方扁平封装(QFP)或者其它鸥翼(gull wing)型封装形式的IC来说，在信号组的中心放置一个信号的返回路径是不现实的，即便这样也必须保证每隔4到6个管脚就放置一个信号返回管脚。需要注意的是，不同的IC工艺技术可能采用不同的信号返回电压。有的IC使用地管脚(如TTL器件)作为信号的返回路径，而有的IC则使用电源管脚(如绝大多数的ECL器件)作为信号的返回路径，也有的IC同时使用电源和地管脚(比如大多数的CMOS器件)作为信号的返回路径。因此设计工程师必须熟悉设计中使用的IC芯片逻辑系列，了解它们的相关工作情况。
IC芯片中电源和地管脚的合理分布不仅能够降低EMI，而且可以极大地改善地弹反射(ground bounce)效果。当驱动传输线的器件试图将传输线下拉到逻辑低时，地弹反射却仍然维持该传输线在逻辑低阈值电平之上，地弹反射可能导致电路的失效或者故障。
IC封装中另一个需要关注的重要问题是芯片内部的PCB设计，内部PCB通常也是IC封装中最大的组成部分，在内部PCB设计时如果能够实现电容和电感的严格控制，将极大地改善设计系统的整体EMI性能。如果这是一个两层的PCB板，至少要求PCB板的一面为连续的地平面层，PCB板的另一层是电源和信号的布线层。更理想的情况是四层的PCB板，中间的两层分别是电源和地平面层，外面的两层作为信号的布线层。由于IC封装内部的PCB通常都非常薄，四层板结构的设计将引出两个高电容、低电感的布线层，它特别适合于电源分配以及需要严格控制的进出该封装的输入输出信号。低阻抗的平面层可以极大地降低电源总线上的电压瞬变，从而极大地改善EMI性能。这种受控的信号线不仅有利于降低EMI，同样对于确保进出IC的信号的完整性也起到重要的作用。

3、其它相关的IC工艺技术问题
集成电路芯片偏置和驱动的电源电压Vcc是选择IC时要注意的重要问题。从IC电源管脚吸纳的电流主要取决于该电压值以及该IC芯片输出级驱动的传输线(PCB线和地返回路径)阻抗。5V电源电压的IC芯片驱动50Ω传输线时，吸纳的电流为100mA；3.3V电源电压的IC芯片驱动同样的50Ω传输线时，吸纳电流将减小到66mA；1.8V电源电压的IC芯片驱动同样的50Ω传输线时，吸纳电流将减小到36mA。由此可见，在公式V=Ldi/dt中，驱动电流从100mA减少到36mA可以有效地降低电压的瞬变V，因而也就降低了EMI。低压差分信号器件(LVDS)的信号电压摆幅仅有几百毫伏，可以想象这样的器件技术对EMI的改善将非常明显。
电源系统的去耦也是一个值得特别关注的问题。IC输出级通过IC的电源管脚吸纳的电流都是由电路板上的去耦网络提供的。降低电源总线上电压下降的一种可行的办法是缩短去耦电容到IC输出级之间的分布路径。这样将降低“Ldi/dt”表达式中的“L”项。由于IC器件的上升时间越来越快，在设计PCB板时唯一可以实施的办法是尽可能地缩短去耦电容到IC输出级之间的分布路径。一种最直接的解决方法是将所有的电源去耦都放在IC内部。最理想的情况是直接放在硅基芯片上，并紧邻被驱动的输出级。对于IC厂商来说，这不仅昂贵而且很难实现。然而如果将去耦电容直接放在IC封装内的PCB板上，并且直接连接到硅基芯片的管脚，这样的设计成本增加得最少，对EMI控制和提高信号完整性的贡献最大。目前仅有少数高端微处理器采用了这种技术，但是IC厂商们对这项技术的兴趣正与日俱增，可以预见这样的设计技术必将在未来大规模、高功耗的IC设计中普遍应用。
在IC封装内部设计的电容通常数值都很小(小于几百皮法)，所以系统设计工程师仍然需要在PCB板上安装数值在0.001uF到0.1uF之间的去耦电容，然而IC封装内部的小电容可以抑制输出波形中的高频成分，这些高频成分是EMI的最主要来源。
传输线终端匹配也是影响EMI的重要问题。通过实现网络线的终端匹配可以降低或者消除信号反射。信号反射也是影响信号完整性的一个重要因素。从减小EMI的角度来看，串行终端匹配效果最明显，因为这种方式的终端匹配将入射波(在传输线上传播的原始波形)降低到了Vcc的一半，因而减小了驱动传输线所需的瞬时吸纳电流。这种技术通过减少“Ldi/dt”中的“di”项来达到降低EMI的目的。
某些IC厂商将终端匹配电阻放在IC封装内部，这样除了能够降低EMI和提高信号完整性，还减少了PCB板上的电阻数目。检查IC芯片是否采用了这样的技术可以更加清楚IC的输出阻抗。当IC的输出阻抗同传输线的阻抗匹配时，就可以认为这样的传输线实现了“串联终端匹配”。值得注意的是串联终端匹配的IC采用了信号转换的反射模型。而在实际应用中如果沿传输线方向分布有多个负载，并且有非常严格的时序要求，这时串联终端匹配就可能不起作用。
最后，某些IC芯片输出信号的斜率也受到控制。对大多数的TTL和CMOS器件来说，当它们的输出级信号发生切换时，输出晶体管完全导通，这样就会产生很大的瞬间电流来驱动传输线。电源总线上如此大的浪涌电流势必产生非常大的电压瞬变(V=Ldi/dt)。而许多ECL、MECL和PECL器件通过在输出晶体管线性区的高低电平之间的转换来驱动输出级，通常称之为非饱和逻辑，其结果是输出波形的波峰和波谷会被削平，因而减小了高频谐波分量的幅度。这种技术通过提升表达式“Ldi/dt”中的信号上升时间“dt”项来减小EMI。

总结
通过仔细考察集成电路芯片的封装、引线结构类型、输出驱动器的设计方法以及去耦电容的设计方法，可以得出有益的设计规则，在电路设计中要注意选择和使用符合以下特征的电子元器件：
*外形尺寸非常小的SMT或者BGA封装；
*芯片内部的PCB是具有电源层和接地层的多层PCB设计；
*IC硅基芯片直接粘接在内部的小PCB上(没有绑定线)；
*电源和地成对并列相邻出现(避免电源和地出现在芯片的边角位置，如74系列逻辑电路)；
*多个电源和地管脚成对配置；
*信号返回管脚(比如地脚)与信号管脚之间均匀分布；
*类似于时钟这样的关键信号配置专门的信号返回管脚；
*采用可能的最低驱动电压(Vcc)，如相对于5V来说可以采用3.3V的驱动电压，或者使用低电压差分逻辑(LVDS)；
*在IC封装内部使用了高频去耦电容；
*在硅基芯片上或者是IC封转内部对输入和输出信号实施终端匹配；
*输出信号的斜率受控制。
总之，选择IC器件的一个最基本的规则是只要能够满足设计系统的时序要求就应该选择具有最长上升时间的元器件。一旦设计工程师做出最终的决定，但是仍然不能确定同一工艺技术不同厂商生产的器件电磁干扰的情况，可以选择不同厂商生产的器件做一些测试。将有疑问的IC芯片安装到一个专门设计的测试电路板上，启动时钟运行和高速数据操作。通过连接到频谱分析仪或宽带示波器上的近场磁环路探针可以容易地测试电路板的电磁发射。


第二篇 实现PCB高效自动布线的设计技巧和要点
尽管现在的EDA工具很强大，但随着PCB尺寸要求越来越小，器件密度越来越高，PCB设计的难度并不小。如何实现PCB高的布通率以及缩短设计时间呢？本文介绍PCB规划、布局和布线的设计技巧和要点。 现在PCB设计的时间越来越短，越来越小的电路板空间，越来越高的器件密度，极其苛刻的布局规则和大尺寸的元件使得设计师的工作更加困难。为了解决设计上的困难，加快产品的上市，现在很多厂家倾向于采用专用EDA工具来实现PCB的设计。但专用的EDA工具并不能产生理想的结果，也不能达到100%的布通率，而且很乱，通常还需花很多时间完成余下的工作。
现在市面上流行的EDA工具软件很多，但除了使用的术语和功能键的位置不一样外都大同小异，如何用这些工具更好地实现PCB的设计呢？在开始布线之前对设计进行认真的分析以及对工具软件进行认真的设置将使设计更加符合要求。下面是一般的设计过程和步骤。

1、确定PCB的层数
电路板尺寸和布线层数需要在设计初期确定。如果设计要求使用高密度球栅阵列(BGA)组件，就必须考虑这些器件布线所需要的最少布线层数。布线层的数量以及层叠(stack-up)方式会直接影响到印制线的布线和阻抗。板的大小有助于确定层叠方式和印制线宽度，实现期望的设计效果。
多年来，人们总是认为电路板层数越少成本就越低，但是影响电路板的制造成本还有许多其他因素。近几年来，多层板之间的成本差别已经大大减小。在开始设计时最好采用较多的电路层并使敷铜均匀分布，以避免在设计临近结束时才发现有少量信号不符合已定义的规则以及空间要求，从而被迫添加新层。在设计之前认真的规划将减少布线中很多的麻烦。

2、设计规则和限制
自动布线工具本身并不知道应该做些什么。为完成布线任务，布线工具需要在正确的规则和限制条件下工作。不同的信号线有不同的布线要求，要对所有特殊要求的信号线进行分类，不同的设计分类也不一样。每个信号类都应该有优先级，优先级越高，规则也越严格。规则涉及印制线宽度、过孔的最大数量、平行度、信号线之间的相互影响以及层的限制，这些规则对布线工具的性能有很大影响。认真考虑设计要求是成功布线的重要一步。

3、元件的布局
为最优化装配过程，可制造性设计(DFM)规则会对元件布局产生限制。如果装配部门允许元件移动，可以对电路适当优化，更便于自动布线。所定义的规则和约束条件会影响布局设计。
在布局时需考虑布线路径(routing channel)和过孔区域，如图
所示。这些路径和区域对设计人员而言是显而易见的，但自动布线工具一次只会考虑一个信号，通过设置布线约束条件以及设定可布信号线的层，可以使布线工具能像设计师所设想的那样完成布线。

4、扇出设计
在扇出设计阶段，要使自动布线工具能对元件引脚进行连接，表面贴装器件的每一个引脚至少应有一个过孔，以便在需要更多的连接时，电路板能够进行内层连接、在线测试(ICT)和电路再处理。
为了使自动布线工具效率最高，一定要尽可能使用最大的过孔尺寸和印制线，间隔设置为50mil较为理想。要采用使布线路径数最大的过孔类型。进行扇出设计时，要考虑到电路在线测试问题。测试夹具可能很昂贵，而且通常是在即将投入全面生产时才会订购，如果这时候才考虑添加节点以实现100%可测试性就太晚了。
经过慎重考虑和预测，电路在线测试的设计可在设计初期进行，在生产过程后期实现，根据布线路径和电路在线测试来确定过孔扇出类型，电源和接地也会影响到布线和扇出设计。为降低滤波电容器连接线产生的感抗，过孔应尽可能靠近表面贴装器件的引脚，必要时可采用手动布线，这可能会对原来设想的布线路径产生影响，甚至可能会导致你重新考虑使用哪种过孔，因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。

5、手动布线以及关键信号的处理
尽管本文主要论述自动布线问题，但手动布线在现在和将来都是印刷电路板设计的一个重要过程。采用手动布线有助于自动布线工具完成布线工作。如图2a和图2b所示，通过对挑选出的网络(net)进行手动布线并加以固定，可以形成自动布线时可依据的路径。
无论关键信号的数量有多少，首先对这些信号进行布线，手动布线或结合自动布线工具均可。关键信号通常必须通过精心的电路设计才能达到期望的性能。布线完成后，再由有关的工程人员来对这些信号布线进行检查，这个过程相对容易得多。检查通过后，将这些线固定，然后开始对其余信号进行自动布线。

6、自动布线
对关键信号的布线需要考虑在布线时控制一些电参数，比如减小分布电感和EMC等，对于其它信号的布线也类似。所有的EDA厂商都会提供一种方法来控制这些参数。在了解自动布线工具有哪些输入参数以及输入参数对布线的影响后，自动布线的质量在一定程度上可以得到保证。
应该采用通用规则来对信号进行自动布线。通过设置限制条件和禁止布线区来限定给定信号所使用的层以及所用到的过孔数量，布线工具就能按照工程师的设计思想来自动布线。如果对自动布线工具所用的层和所布过孔的数量不加限制，自动布线时将会使用到每一层，而且将会产生很多过孔。
在设置好约束条件和应用所创建的规则后，自动布线将会达到与预期相近的结果，当然可能还需要进行一些整理工作，同时还需要确保其它信号和网络布线的空间。在一部分设计完成以后，将其固定下来，以防止受到后边布线过程的影响。
采用相同的步骤对其余信号进行布线。布线次数取决于电路的复杂性和你所定义的通用规则的多少。每完成一类信号后，其余网络布线的约束条件就会减少。但随之而来的是很多信号布线需要手动干预。现在的自动布线工具功能非常强大，通常可完成100%的布线。但是当自动布线工具未完成全部信号布线时，就需对余下的信号进行手动布线。

7、自动布线的设计要点包括：
7.1 略微改变设置，试用多种路径布线；
7.2 保持基本规则不变，试用不同的布线层、不同的印制线和间隔宽度以及不同线宽、不同类型的过孔如盲孔、埋孔等，观察这些因素对设计结果有何影响；
7.3让布线工具对那些默认的网络根据需要进行处理；
7.4信号越不重要，自动布线工具对其布线的自由度就越大。

8、布线的整理
如果你所使用的EDA工具软件能够列出信号的布线长度，检查这些数据，你可能会发现一些约束条件很少的信号布线的长度很长。这个问题比较容易处理，通过手动编辑可以缩短信号布线长度和减少过孔数量。在整理过程中，你需要判断出哪些布线合理，哪些布线不合理。同手动布线设计一样，自动布线设计也能在检查过程中进行整理和编辑。

9、电路板的外观
以前的设计常常注意电路板的视觉效果，现在不一样了。自动设计的电路板不比手动设计的美观，但在电子特性上能满足规定的要求，而且设计的完整性能得到保证


第三篇 布局布线技术的发展

摘要：随着微孔和单片高密度集成系统等新硬件技术的应用，自由角度布线、自动布局和3D布局布线等新型软件将会成为电路板设计人员必备的设计工具之一。
在早期的电路板设计工具中，布局有专门的布局软件，布线也有专门的布线软件，两者之间没什么联系。随着球栅阵列封装的高密度单芯片、高密度连接器、微孔内建技术以及3D板在印刷电路板设计中的应用，布局和布线已越来越一体化，并成为设计过程的重要组成部分。
自动布局和自由角度布线等软件技术已渐渐成为解决这类高度一体化问题的重要方法，利用此类软件能在规定时间范围内设计出可制造的电路板。在目前产品上市时间越来越短的情况下，手动布线极为耗时，不合时宜。因此，现在要求布局布线工具具有自动布线功能，以快速响应市场对产品设计提出的要求。

1、设计约束条件
由于要考虑电磁兼容(EMC)及电磁干扰、串扰、信号延迟和差分对布线等高密度设计因素，布局布线的约束条件每年都在增加。例如，在几年前，一般的电路板仅需6个差分对来进行布线，而现在则需600对。在一定时间内仅依赖手动布线来实现这600对布线是不可能的，因此自动布线工具必不可少。
尽管与几年前相比，当今设计中的节点(net)数目没有大的改变，只是硅片复杂性有所增加，但是设计中重要节点的比例大大增加了。当然，对于某些特别重要的节点，要求布局布线工具能够加以区分，但无需对每个管脚或节点都加以限制。

2、自由角度布线
随着单片器件上集成的功能越来越多，其输出管脚数目也大大增加，但其封装尺寸并没随之扩大。因此，再加上管脚间距和阻抗因素的限制，这类器件必须采用更细的线宽。同时产品尺寸的总体减小也意味着用于布局布线的空间也大大减小了。在某些消费类产品中，底板的大小与其上器件大小相差无几，元件占据的板面积高达80%。
某些高密度元件管脚交错，即使采用具45°布线功能的工具也无法进行自动布线。尽管45°布线工具能对某些恰成45°的线段进行完美的处理，但自由角度布线工具具有更大的灵活性，并能最大程度提高布线密度。
拉紧(pull-tight)功能使每个节点在布线后自动缩短以适应空间要求，它能大大降低信号延迟，同时降低平行路径数，有助于避免串扰的产生。
尽管自由角度设计具有可制造性，并且性能良好，但是这种设计会导致主板看起来不如以前的设计美观。主板设计在上市时间之后，就可能不再是一件艺术品了。

3、高密度器件
最新的高密度系统级芯片采用BGA或COB封装，管脚间距日益减小。球间距已低至1mm，并且还会继续降低，导致封装件信号线不可能采用传统布线工具来引出。目前有两种方法可解决这个问题：一是通过球下面的孔将信号线从下层引出；二是采用极细布线和自由角度布线在球栅阵列中找出一条引线通道。对这种高密度器件而言，采用宽度和空间极小的布线方式是唯一可行的，只有这样，才能保证较高的成品率。现代的布线技术也要求能自动地应用这些约束条件。
自由布线方法可减少布线层数，降低产品成本。同时也意味着在成本不变的情况下，可以增加一些接地层和电源层来提高信号完整性和EMC性能。

4、下一代电路板设计技术
微孔等离子蚀刻技术在多层板，尤其是在蜂窝电话和家用电器中的应用大大改变了对布局布线工具的要求。采用等离子蚀刻法在路径宽度内添加一个新孔不会导致底板本身或制造成本的增加，因为对等离子蚀刻法而言，制作一千个孔的成本与制作一个孔的成本一样低廉(这与激光钻孔法大不一样)。这就要求布线工具具有更大的灵活性，它必须能够应用不同的约束条件，能适应不同的微孔和构建技术的要求。
元件密度的不断增加也对布局设计产生了某些影响。布局布线工具总是假设板上有足够的空间让元件拾放机来拾放表面安装元件，而不会对板上已有元件产生影响。但是元件顺序放置会产生这样一个问题，即每当放置一个新元件后，板上每个元件的最佳位置都会发生改变。
这就是布局设计过程自动化程度低而人工干预程度高的原因。尽管目前的布局工具对依次布局的元件数没什么限制，但是某些工程师认为布局工具用于依次布局时实际上是受到限制的，这个限制大约为500个元件。还有一些工程师认为当在一个板上放置的元件多达4,000个时，会产生很大问题。
同顺序算法技术相比，并行布局技术能实现更好的自动布局效果。因此，当Zuken收购Incases公司后，Incases的并行布局技术使Zuken获益非浅。

5、三维布局
3D工具针对目前应用日益广泛的异形和定形板进行布局布线。如 Zuken的Freedom最新工具采用三维底板模型来进行元件的空间布局，随后再进行二维布线。此过程也能告知：此板是否具备可制造性？
将来，诸如在两个不同层上采用阴影差分对的设计方法将会变得日益重要，布线工具也必须能处理这种设计，而且信号速率也将会继续提高。
目前也出现了将布局布线工具同用于虚拟原型的高级仿真工具集成起来的工具，如Zuken的Hot Stage工具，所以即使在虚拟原型时也能对布线问题进行考虑。
现在，自动布线技术已极为普及。我们相信，自由角度布线、自动布局和3D布局等新型软件技术也会同自动布线技术一样成为底板设计人员的日常设计工具，设计人员可用这些新工具来解决微孔和单片高密度集成系统等新型硬件技术问题。

希望斑竹能夠鼓勵一下。
如果同行在電子方面有什麼問題難於解決的，可以提出，有求必應。